{"product_id":"ieej-20250308c00401-005","title":"オープンソース・アナログIPのプロセスポーティング事例","description":"\u003cp\u003e\u003cstrong\u003eカテゴリ: \u003c\/strong\u003e研究会(論文単位)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e論文No: \u003c\/strong\u003eECT25013\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eグループ名: \u003c\/strong\u003e【C】電子・情報・システム部門 電子回路研究会\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e発行日: \u003c\/strong\u003e2025\/03\/08\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eタイトル(英語): \u003c\/strong\u003eTitle: Case study on process porting of open source analog IPs\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名: \u003c\/strong\u003e森山 誠二郎(アナジックス),西川 隼斗(明治大学),BINTI ISHAK NUR SYAKILA (明治大学),関根 かをり(明治大学)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名(英語): \u003c\/strong\u003eSeijiro Moriyama(Anagix Corporation),Hayato Nishikawa(Meiji University),NUR SYAKILA BINTI ISHAK(Meiji University),Kawori Sekine(Meiji University)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eキーワード: \u003c\/strong\u003eアナログ回路|集積回路|プロセスポーティング|ＮＤＡ不要のＰＤＫ|ＩＰの利活用|設計のお手本|analog circuit|LSI|process porting|NDA-free PDK|IP reuse|design model\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e要約(日本語): \u003c\/strong\u003e少量多品種LSI開発のためには、IPの利活用が不可欠であり、誰でも使えるIPライブラリが求められている。書籍に公開されたアナログIP回路をベースに、多様な製造プロセスに対応できる”お手本”を開発し、公開することが我々の目標である。第１段階として、NDA不要なPDK （OpenRule1um ）を使用して回路・レイアウトを設計し、フェニテック社の0.6μm CMOSプロセスを用いて試作したので概要を報告する。他のプロセスへ展開する上で”お手本”となる情報を収集する目的で、ゲート長10μmのミニマルファブプロ\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e要約(英語): \u003c\/strong\u003eFor the development of a wide variety of low-volume LSIs, the use of IP is essential, and an IP library that anyone can use is required. Our goal is to develop and publish a \"model\" based on analog IP circuits published in book that can be adapted to various manufacturing processes. As a first step, we designed the circuits and layouts using an NDA-free PDK (OpenRule1um), and prototyped them using Phenitec's 0.6μm CMOS process, and we report the outline of the prototype. In order to collect information that can be used as a \"model\" for adaption to other processes, we considered porting to a minimal fab process with a gate length of 10μm. As a result, we found that a simple conversion that maintains the W\/L ratio is insufficient, and the circuit configuration needs to be reviewed according to the process.\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e本誌: \u003c\/strong\u003e\u003ca href=\"\/products\/ieej-20250308c00401\"\u003e2025年3月11日電子回路研究会\u003c\/a\u003e\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e本誌掲載ページ: \u003c\/strong\u003e23-28 p\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e原稿種別: \u003c\/strong\u003e日本語\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003ePDFファイルサイズ: \u003c\/strong\u003e3,219 Kバイト\u003c\/p\u003e","brand":"IEEJ-P10","offers":[{"title":"冊子印刷（一般価格660円\/会員価格440円） \/ A4 \/ 6","offer_id":46408153432303,"sku":"IEEJ-20250308C00401-005-PRT","price":660.0,"currency_code":"JPY","in_stock":true},{"title":"PDFダウンロード（一般価格330円\/会員価格220円） \/ A4 \/ 6","offer_id":46408622014703,"sku":"IEEJ-20250308C00401-005-PDF","price":330.0,"currency_code":"JPY","in_stock":true}],"thumbnail_url":"\/\/cdn.shopify.com\/s\/files\/1\/0718\/9512\/2159\/files\/IEEJ-KENKYUKAI_e36a9d67-09fa-4687-b5f5-f663907af34e.png?v=1745233467","url":"https:\/\/ieej.bookpark.ne.jp\/products\/ieej-20250308c00401-005","provider":"電気学会 電子図書館","version":"1.0","type":"link"}