{"product_id":"ieej-ect07051","title":"Verilog-Aをテストベンチに用いたADコンバータのサンプリングディレイ入力依存性検証法","description":"\u003cp\u003e\u003cstrong\u003eカテゴリ: \u003c\/strong\u003e研究会(論文単位)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e論文No: \u003c\/strong\u003eECT07051\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eグループ名: \u003c\/strong\u003e【C】電子・情報・システム部門　電子回路研究会\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e発行日: \u003c\/strong\u003e2007\/06\/29\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eタイトル(英語): \u003c\/strong\u003eAn analysis method of ADC sampling delay dependency on input signal using Verilog-A as a test bench\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名: \u003c\/strong\u003e源代裕治 (ソニー)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名(英語): \u003c\/strong\u003eYuji Gendai(Sony Corporation)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eキーワード: \u003c\/strong\u003eADC|高調波歪|Verilog-A|サンプリングディレイ|スルーレート|入力依存性|ADC|harmonic distortion|Verilog-A|sampling delay|slew rate|input dependency\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e原稿種別: \u003c\/strong\u003e日本語\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003ePDFファイルサイズ: \u003c\/strong\u003e531 Kバイト\u003c\/p\u003e","brand":"IEEJ-PDF","offers":[{"title":"PDFダウンロード（一般価格330円\/会員価格220円） \/ A4 \/ 9","offer_id":46361927024879,"sku":"IEEJ-ECT07051-PDF","price":330.0,"currency_code":"JPY","in_stock":true}],"thumbnail_url":"\/\/cdn.shopify.com\/s\/files\/1\/0718\/9512\/2159\/files\/IEEJ-PDF_64981ce9-1792-4478-9b46-7ab003acccb7.png?v=1743616221","url":"https:\/\/ieej.bookpark.ne.jp\/products\/ieej-ect07051","provider":"電気学会 電子図書館","version":"1.0","type":"link"}