{"product_id":"ieej-ect12049","title":"オフセットサンプリング列アンプによる温度ドリフト低減の一考察","description":"\u003cp\u003e\u003cstrong\u003eカテゴリ: \u003c\/strong\u003e研究会(論文単位)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e論文No: \u003c\/strong\u003eECT12049\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eグループ名: \u003c\/strong\u003e【C】電子・情報・システム部門 電子回路研究会\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e発行日: \u003c\/strong\u003e2012\/06\/22\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eタイトル(英語): \u003c\/strong\u003e A Study of Temperature Drift Decreasing by Offset Sampling Column Amplifier \u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名: \u003c\/strong\u003e熊谷 知也(明治大学),関根 かをり(明治大学),新谷 悟(キヤノン株式会社),井上 俊輔(キヤノン株式会社)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名(英語): \u003c\/strong\u003eKumagai Tomoya(Meiji University),Sekine Kawori(Meiji University),Shingai Satoru(Semiconductor Device Product Design Semiconductor Device Product Development Center Device Technology Development Headquarters,Canon Inc. ),Inoue Shunsuke(Semiconductor Device Product Design Semiconductor Device Product Development Center Device Technology Development Headquarters,Canon Inc. )\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eキーワード: \u003c\/strong\u003e列アンプ|ＣＭＯＳ|スイッチトキャパシタ|オフセットキャンセル|画素回路|温度係数|Column Amplifier|CMOS|Switched Capacitor|Offset Cancel|Pixel Circuit|Temperature Coefficient\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e要約(日本語): \u003c\/strong\u003e本稿では、CMOSイメージセンサ内における画素信号を増幅する役割を果たす列アンプのオフセットの低減について検討する。列アンプのオフセット電圧はチャージインジェクションとVTミスマッチによって生成される。また、温度不平衡があれば深刻な問題となる。この課題に対しオフセットキャンセルによる低減方法について検討を行なった。理論計算、及び回路シミュレーションを用いて評価した。\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e要約(英語): \u003c\/strong\u003eThe Column Amplifier to amplify pixel signal in the CMOS image sensor is proposed in this paper. The Offset Voltage of the Column Amplifier is generated by charge injection and VT mismatch. And, this offset voltage is a serious problem for pixel quality if temperature is altered. In order to solve this problem, the way of reducing the Offset Voltage is proposed. Proposed circuit is calculated theoretically and simulated with 0.35 um CMOS technology.\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e原稿種別: \u003c\/strong\u003e日本語\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003ePDFファイルサイズ: \u003c\/strong\u003e758 Kバイト\u003c\/p\u003e","brand":"IEEJ-PDF","offers":[{"title":"PDFダウンロード（一般価格330円\/会員価格220円） \/ A4 \/ 6","offer_id":46362669842671,"sku":"IEEJ-ECT12049-PDF","price":330.0,"currency_code":"JPY","in_stock":true}],"thumbnail_url":"\/\/cdn.shopify.com\/s\/files\/1\/0718\/9512\/2159\/files\/IEEJ-PDF_3f467965-c016-4f87-985e-eaa62b6a6dad.png?v=1743635328","url":"https:\/\/ieej.bookpark.ne.jp\/products\/ieej-ect12049","provider":"電気学会 電子図書館","version":"1.0","type":"link"}