{"product_id":"ieej-ect17026","title":"高性能大規模3次元プロセッサ開発における高信頼性デバイス積層技術","description":"\u003cp\u003e\u003cstrong\u003eカテゴリ: \u003c\/strong\u003e研究会(論文単位)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e論文No: \u003c\/strong\u003eECT17026\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eグループ名: \u003c\/strong\u003e【C】電子・情報・システム部門 電子回路研究会\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e発行日: \u003c\/strong\u003e2017\/02\/24\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eタイトル(英語): \u003c\/strong\u003eDevelopment of high yield and reliability design for high-performance ultra large scale 3DLSI processor\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名: \u003c\/strong\u003e北田 秀樹(富士通研究所),只木 進二(富士通研究所),宮原 昭一(富士通研究所),土手 暁(富士通研究所),田代 浩子(富士通研究所),山崎 一寿(富士通研究所),石塚 剛(富士通研究所),作山 誠樹(富士通研究所)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名(英語): \u003c\/strong\u003eHideki Kitada(FUJITSU LABORATORIES LTD.),Shinji Tadaki(FUJITSU LABORATORIES LTD.),shoichi Miyahara(FUJITSU LABORATORIES LTD.),Aki Dote(FUJITSU LABORATORIES LTD.),Hiroko Tashiro(FUJITSU LABORATORIES LTD.),kazutoshi Yamazaki(FUJITSU LABORATORIES LTD.),Tsuyoshi Ishituka(FUJITSU LABORATORIES LTD.),Seiki Sakuyama(FUJITSU LABORATORIES LTD.)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eキーワード: \u003c\/strong\u003e３次元実装|シリコン貫通ビア|マイクロバンプ|金属間化合物|ＰＩ／ＳＩ|キープアウトゾーン|3D Packaging|Through Si via|Micro bump|Intermetallic compound|PI\/SI|Keep out zone\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e要約(日本語): \u003c\/strong\u003e複数のデバイス間を最短で接続する3次元実装技術を開発した。積層されたLSI間を最短距離で接続するTSV技術、帯域幅を拡大できる超多ピン接合技術、および積層チップ間のPI\/SIを考慮した伝送設計技術を統合し、3次元ロジックデバイスの動作を初めて実証した。また、大電流が流れる微細なTSVとチップ上の接続端子部に用いる、はんだ材料とプロセスを開発し、200Wクラスの安定な電源供給を実現した。\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e要約(英語): \u003c\/strong\u003eWe have developed a 3D packaging technology that connects between multiple devices in the shortest distance. We were the first to verify 3D logic device operation by integrating the following technologies: through-silicon via (TSV) technologies, super multi-pin connection technology for bandwidth expansion; and transmission design technologies considering power integrity\/signal integrity (PI\/SI) between stacked chips.\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e原稿種別: \u003c\/strong\u003e日本語\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003ePDFファイルサイズ: \u003c\/strong\u003e750 Kバイト\u003c\/p\u003e","brand":"IEEJ-PDF","offers":[{"title":"PDFダウンロード（一般価格330円\/会員価格220円） \/ A4 \/ 4","offer_id":46362948829423,"sku":"IEEJ-ECT17026-PDF","price":330.0,"currency_code":"JPY","in_stock":true}],"thumbnail_url":"\/\/cdn.shopify.com\/s\/files\/1\/0718\/9512\/2159\/files\/IEEJ-PDF_8837092c-ed13-4674-98f2-b03c6830c085.png?v=1743646290","url":"https:\/\/ieej.bookpark.ne.jp\/products\/ieej-ect17026","provider":"電気学会 電子図書館","version":"1.0","type":"link"}