{"product_id":"ieej-iis10009","title":"レイアウト設計によるヒステリシス性しきいゲートの合成","description":"\u003cp\u003e\u003cstrong\u003eカテゴリ: \u003c\/strong\u003e研究会(論文単位)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e論文No: \u003c\/strong\u003eIIS10009\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eグループ名: \u003c\/strong\u003e【D】産業応用部門 次世代産業システム研究会\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e発行日: \u003c\/strong\u003e2010\/03\/12\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eタイトル(英語): \u003c\/strong\u003eSynthesis of Threshold Gates Having Hysteresis by layout design\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名: \u003c\/strong\u003e當眞 嗣一朗(琉球大学),長田 康敬(琉球大学)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名(英語): \u003c\/strong\u003eTouma Shi-ichiro(University of the Ryukyus),Nagata Yasunori(University of the Ryukyus)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e要約(日本語): \u003c\/strong\u003e非同期回路を構成する基本素子を提案している．この素子はヒステリシスを有するげーとゲートであり，トランジスタのレイアウトからSPICEソースを抽出し，これをシミュレーションしている．\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e要約(英語): \u003c\/strong\u003eIt proposes elementary elements that compose the asynchronization self timed circuit.This element is a gate that has hysteresis, and SPICE source is extracted from the layout of the transistor, and this is simulated.\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e原稿種別: \u003c\/strong\u003e日本語\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003ePDFファイルサイズ: \u003c\/strong\u003e3,054 Kバイト\u003c\/p\u003e","brand":"IEEJ-PDF","offers":[{"title":"PDFダウンロード（一般価格330円\/会員価格220円） \/ A4 \/ 4","offer_id":46362406813935,"sku":"IEEJ-IIS10009-PDF","price":330.0,"currency_code":"JPY","in_stock":true}],"thumbnail_url":"\/\/cdn.shopify.com\/s\/files\/1\/0718\/9512\/2159\/files\/IEEJ-PDF_0746c465-6f0c-4e26-a18b-f3a4aa5b9872.png?v=1743626853","url":"https:\/\/ieej.bookpark.ne.jp\/products\/ieej-iis10009","provider":"電気学会 電子図書館","version":"1.0","type":"link"}