{"product_id":"ieej-st11018","title":"ブロック構造ニューラルネットワークのディジタルハードウェア化","description":"\u003cp\u003e\u003cstrong\u003eカテゴリ: \u003c\/strong\u003e研究会(論文単位)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e論文No: \u003c\/strong\u003eST11018\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eグループ名: \u003c\/strong\u003e【C】電子・情報・システム部門 システム研究会\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e発行日: \u003c\/strong\u003e2011\/08\/25\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eタイトル(英語): \u003c\/strong\u003eA Digital Hardware Implementation of Block-Based Neural Networks\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名: \u003c\/strong\u003e笠原 聡(千葉大学),小圷 成一(千葉大学),岡本 卓(千葉大学),平田 廣則(千葉大学)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名(英語): \u003c\/strong\u003eKasahara Satoshi(Chiba University),Koakutsu Seiichi(Chiba University),Okamoto Takashi(Chiba University),Hirata Hironori(Chiba University)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eキーワード: \u003c\/strong\u003eニューラルネットワーク|ブロック構造|遺伝的アルゴリズム|ＦＰＧＡ|Neural Network|Block-Based Structure|Genetic Algorithm|FPGA\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e要約(日本語): \u003c\/strong\u003e本稿では，ディジタルハードウェアへの実装に適するニューラルネットワークとして，確率パルス変調方式を導入したブロック構造ニューラルネットワークを提案する。提案モデルをＸＯＲ，フィッシャーのアヤメ分類問題などに応用し，表現能力，汎化能力，関数近似能力などのネットワーク性能を検証する。また，ＦＰＧＡ実装を通じて，ディジタルハードウェア化の有効性を検証する。\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e原稿種別: \u003c\/strong\u003e日本語\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003ePDFファイルサイズ: \u003c\/strong\u003e4,155 Kバイト\u003c\/p\u003e","brand":"IEEJ-PDF","offers":[{"title":"PDFダウンロード（一般価格330円\/会員価格220円） \/ A4 \/ 6","offer_id":46376686780655,"sku":"IEEJ-ST11018-PDF","price":330.0,"currency_code":"JPY","in_stock":true}],"thumbnail_url":"\/\/cdn.shopify.com\/s\/files\/1\/0718\/9512\/2159\/files\/IEEJ-PDF_6719c77d-1a48-40ff-bd72-5362336a0edf.png?v=1744111676","url":"https:\/\/ieej.bookpark.ne.jp\/products\/ieej-st11018","provider":"電気学会 電子図書館","version":"1.0","type":"link"}