{"product_id":"ieej-zt064195","title":"FPGAによるリアルタイムOSの実現","description":"\u003cp\u003e\u003cstrong\u003eカテゴリ: \u003c\/strong\u003e全国大会\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e論文No: \u003c\/strong\u003e4-195\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eグループ名: \u003c\/strong\u003e【全国大会】平成18年電気学会全国大会論文集\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e発行日: \u003c\/strong\u003e2006\/03\/15\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003eタイトル(英語): \u003c\/strong\u003eImplementation of A Real-time Operating System on FPGA\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名: \u003c\/strong\u003e森 久直(東京都立産業技術研究所)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e著者名(英語): \u003c\/strong\u003eHisanao Mori(Tokyo Metropolitan Industrial Technology Research Institute)\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e要約(日本語): \u003c\/strong\u003ePLC等の産業用組込み機器の高機能化により、アプリケーション・プログラムが急速に大規模化かつ複雑化し、RTOSのオーバーヘッドが増加している。この問題に対して、RTOSの機能の一部をハードウェアとしてLSIに実装する研究等が行われているが、LSIでは製品出荷後の回路変更が不可能である。一方、ハードウェアの設計資産（IP）が再利用可能であること等から、FPGAによるSoCが採用されるようになっている。そこで、RTOSのオーバーヘッドを削減するためにRTOSの機能をFPGAによりハードウェア化し、IP化した。その結果、ソフトウェアで出来たRTOSと比較して、最大1\/15の時間短縮を実現した。\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003e原稿種別: \u003c\/strong\u003e日本語\u003c\/p\u003e\u003cp\u003e\u003cstrong\u003ePDFファイルサイズ: \u003c\/strong\u003e1,418 Kバイト\u003c\/p\u003e","brand":"IEEJ-PDF","offers":[{"title":"PDFダウンロード（一般価格440円\/会員価格220円） \/ A4 \/ 2","offer_id":46397130637551,"sku":"IEEJ-ZT064195-PDF","price":440.0,"currency_code":"JPY","in_stock":true}],"thumbnail_url":"\/\/cdn.shopify.com\/s\/files\/1\/0718\/9512\/2159\/files\/IEEJ-PDF_a84687c6-adf8-49d4-8d78-1d5f8a061114.png?v=1744833266","url":"https:\/\/ieej.bookpark.ne.jp\/products\/ieej-zt064195","provider":"電気学会 電子図書館","version":"1.0","type":"link"}