0-1-1 MASH ΔΣADCにおけるPWMDACを用いた素子誤差低減手法の検討

カテゴリ: 研究会(論文単位)

論文No: ECT21006

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2021/01/18

タイトル(英語): A study of the element error reduction method using PWMDAC for 0-1-1 MASH delta-sigma ADC

著者名: 加藤 駿(青山学院大学大学院),稲垣 雄志(青山学院大学),松谷 康之(青山学院大学)

著者名(英語): Shun Kato(Aoyama Gakuin University Graduate School),Yuji Inagaki(Aoyama Gakuin University),Yasuyuki Matsuya(Aoyama Gakuin University)

キーワード: ΔΣＡＤＣ|ＰＷＭＤＡＣ|０－１－１　ＭＡＳＨ　ΔΣＡＤＣ|Delta-sigma ADC|PWMDAC|0-1-1 MASH delta-sigma ADC

要約(日本語): 0-1-1 MASHΔΣADCは入力信号とナイキストADC・DACの出力の残差をノイズシェープすることで入力信号付近のノイズが減少し、高いS/N比の出力を得られる。しかし、ナイキストADC・DACの素子誤差による変換誤差が生じてしまうため、S/N比の低下が起きる。本研究ではナイキストDACに2bitPWMDACを用いて変換誤差の影響を低減することで高いS/N比の維持を実現できる手法を提案し、シミュレーションによって動作を確認した。

要約(英語): 0-1-1 MASH delta-sigma ADC can realize a high SNR by noise shaping, but the conversion error occurs by the circuit element error. In this study, we proposed the compensation method of the circuit element error using the PWMDAC.

本誌: 2021年1月21日電子回路研究会

本誌掲載ページ: 29-32 p

原稿種別: 日本語

PDFファイルサイズ: 596 Kバイト