MOSキャパシタの電圧特性を考慮した容量スケーリング回路の試作と性能評価

カテゴリ: 研究会(論文単位)

論文No: ECT21045

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2021/11/05

タイトル(英語): Performance Evaluation of a Prototype Chip of a Capacitance Scaling Circuit Considering the Voltage Characteristics of a MOS Capacitor

著者名: 大淵 武史(防衛大学校),緒方 貴士(防衛大学校),松元 藤彦(防衛大学校)

著者名(英語): Takeshi Ohbuchi(National Defense Academy),Takashi Ogata(National Defense Academy),Fujihiko Matsumoto(National Defense Academy)

キーワード: アナログ集積回路|容量スケーリング回路|ＭＯＳキャパシタ|試作チップ|Analog Integrated Circuit|Capacitance Scaling Circuit|MOS Capacitor|Prototype Chip

要約(日本語): 本研究では、MOSキャパシタの見かけ上のキャパシタンスを大きくする容量スケーリング回路を設計し、試作したチップの性能評価を行った。試作した容量スケーリング回路は、MOSキャパシタのC-V特性を考慮し、片側を最高電位に固定したMOSキャパシタとCCIIにより構成される。試作した10個のチップのキャパシタンスを測定した結果、5個のチップは設計値との相対誤差が7%以内の容量スケーリング回路として動作していることを確認した。

要約(英語): To reduce a chip area occupied by a capacitor used for a low-frequency active filter, a capacitance scaling circuit has been proposed. In this study, the performance of a prototype chip of a capacitance scaling circuit is evaluated. The capacitance scaling circuit is composed of a CCII and a MOS capacitor considering the C?V profiling. The performances of ten prototype chips are evaluated. The errors of capacitances of half of the ten chips are smaller than 7%. From the measurement results, the availability of the capacitance scaling circuit is confirmed.

本誌: 2021年11月8日-2021年11月9日電子回路研究会

本誌掲載ページ: 11-15 p

原稿種別: 日本語

PDFファイルサイズ: 2,342 Kバイト