中央値ベース動的背景差分法の複数ラインバッファを用いた高位合成による高性能ハードウェア開発

カテゴリ: 研究会(論文単位)

論文No: ST21054

グループ名: 【C】電子・情報・システム部門 システム研究会

発行日: 2021/12/03

タイトル(英語): Development of High Performance Hardware by High-Level Synthesis of Median-Based Dynamic Background Subtraction Method with Multiple Line Buffers

著者名: 新山田 公平(九州工業大学),山脇 彰(九州工業大学)

著者名(英語): Kohei Shinyamada(Kyushu Institute of Technology),Akira Yamawaki(Kyushu Institute of Technology)

キーワード: ＦＰＧＡ|画像処理|高位合成|FPGA|Image Processing|High-Level Synthesis

要約(日本語): ハードウェア処理は組込み画像処理システムに適している．FPGAでの開発を容易にするために，高級言語をHDLに自動変換する高位合成がある．しかし，純粋ソフトウェアの高位合成では，効率的なハードウェアは生成されない．本研究では，高性能な中央値ベースの動的背景差分処理ハードウェアの生成を試みた．その結果，複数のラインバッファの導入によって高性能なハードウェアが実現でき，約13倍性能が向上した．

要約(英語): Hardware processing is suitable for embedded image processing systems because of its lower power consumption and higher performance compared to software processing. To facilitate development, a tool called high-level synthesis, which automatically converts high-level languages into hardware description languages, is used. However, high-level synthesis of pure software does not necessarily generate efficient hardware. In this study, we attempted to generate high-performance image processing hardware using a median-based dynamic background subtraction method. As a result, we found that high-performance hardware can be generated when multiple line buffers are introduced. Compared to the non-introduced one, the performance was improved by about 13 times.

本誌: 2021年12月6日システム研究会

本誌掲載ページ: 23-28 p

原稿種別: 日本語

PDFファイルサイズ: 675 Kバイト