スケーリング容量を用いた３進逐次比較型アナログディジタル変換器に発生する寄生容量と容量誤差の影響評価及び校正手法

カテゴリ: 研究会(論文単位)

論文No: ECT22027

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2022/06/06

タイトル(英語): Evaluation and Calibration Method for Effects of Parasitic Capacitances and Capacitance Errors in Ternary Successive Approximation Register Analog-to-Digital Converters with Scaling Capacitors

著者名: 大槻 一世(東京理科大学),松浦 達治(東京理科大学),岸田 亮(東京理科大学),兵庫 明(東京理科大学)

著者名(英語): Issei Otsuki(Tokyo University of Science),Tatsuji Matsuura(Tokyo University of Science),Ryo Kishida(Tokyo University of Science),Akira Hyogo(Tokyo University of Science)

キーワード: 逐次比較Ａ／Ｄ変換器|スケーリング容量|３進|校正|回路シミュレーション|SAR ADC|scaling capacitor|ternary|calibration|circuit simulation

要約(日本語): 容量を用いたADC (Analog-to-Digital Converter) の設計において、寄生容量と容量誤差が線形性を劣化させる問題がある。本研究では2進より高速化に適しているスケーリング容量を設けた3進SAR (Successive Approximation Register) ADCに発生する寄生容量、スケーリング容量の容量誤差が回路の線形性に与える影響をLTspiceのシミュレーションで評価する。また、寄生容量、容量誤差の影響を校正する方法として、容量アレイと並列に校正キャパシタを設けた回路を提案する。従来回路である3進SAR ADCのDNL (Differential Non-Linearity) は－0.4/0.1 LSB (Least Significant Bit)、INL (Integral Non-Linearity) は－0.2/0.4 LSBであり、提案回路ではDNL、INLともにほぼ0とでき、寄生容量と容量誤差の影響を打ち消すことを確かめた。

要約(英語): In ADC (analog-to-digital converter) design using capacitors, parasitic capacitance and capacitance errors decrease linearity. Parasitic capacitance and scaling capacitance errors on the linearity are evaluated in a ternary SAR (Successive Approximation Register) ADC with a scaling capacitor by LTspice simulation. In addition, we propose a circuit with a calibration capacitor in parallel with the capacitor array as a method to calibrate the effect of parasitic capacitance and capacitance error. DNL (Differential Non-Linearity) and INL (Integral Non-Linearity) of the conventional ternary SAR ADC are -0.4/0.1 and -0.2/0.4 LSB (Least Significant Bit), respectively. Since those of the proposed circuit are almost 0, the effects of parasitic capacitance and capacitance error are canceled out.

本誌: 2022年6月9日-2022年6月10日電子回路研究会

本誌掲載ページ: 23-28 p

原稿種別: 日本語

PDFファイルサイズ: 1,934 Kバイト