三進の逐次比較型を用いたノイズシェーピング逐次比較型アナログディジタル変換器の高速化

カテゴリ: 研究会(論文単位)

論文No: ECT22028

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2022/06/06

タイトル(英語): Speed-up of Noise Shaping-Successive Approximation Register Analog to Digital Converter Using Ternary Structure

著者名: 足立 侑弥(東京理科大学),松浦 達治(東京理科大学),岸田 亮(東京理科大学),兵庫 明(東京理科大学)

著者名(英語): Yuya Adachi(Tokyo University of Science),Tatsuji Matsuura(Tokyo University of Science),Ryo Kishida(Tokyo University of Science),Akira Hyogo(Tokyo University of Science)

キーワード: Ａ／Ｄ変換器|逐次比較型|ノイズシェーピング|三進|ADC (Analog to Digital Converter)|SAR (Successive Approximation Register)|Noise Shaping|ternary

要約(日本語): 大規模なセンサネットワークの普及に伴い、ADC (Analog to Digital Converter) の高速化が求められている。本研究では、近年注目されており高分解能かつ低消費電力なNS-SAR (Noise Shaping-Successive Approximation Register) ADCを高速化する方法として、三進SAR ADCを用いたNS-SAR ADCを提案する。回路シミュレーションの結果、1次ノイズシェーピング特性を達成し、変換時間を33％削減した。

要約(英語): ADCs (Analog to Digital Converters) with faster conversion time are required as the large scale sensor network becomes popular. The NS-SAR (Noise Shaping-Successive Approximation Register) ADC has been researched because it has high resolution and low power consumption. In this study, the NS-SAR ADC with the ternary SAR ADC is proposed for shorter conversion time. As a result of circuit simulation, the proposed ADC has the first-order noise shaping characteristic and the conversion time is decreased by 33\%.

本誌: 2022年6月9日-2022年6月10日電子回路研究会

本誌掲載ページ: 29-33 p

原稿種別: 日本語

PDFファイルサイズ: 1,117 Kバイト