断熱的論理回路技術を用いた低消費電力算術演算回路の設計

カテゴリ: 研究会(論文単位)

論文No: ECT22034

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2022/06/06

タイトル(英語): Design of Low-power Arithmetic Circuits adopting Adiabatic Dynamic CMOS Logic

著者名: 菅藤 怜(山形大学),横山 道央(山形大学)

著者名(英語): Satoshi Kanto(Yamagata University),Michio Yokoyama(Yamagata University)

キーワード: 低消費電力設計|断熱的論理回路|桁上げ先見加算器|Ｗａｌｌａｃｅ－ｔｒｅｅ乗算器|Ｂａｕｇｈ－Ｗｏｏｌｅｙのアルゴリズム|Low-power design|Adiabatic logic|Carry Look-Ahead Adder|Wallace-tree multiplier|Baugh-Wooley algorithm

要約(日本語): 本研究ではIoT機器に不可欠な低消費電力算術演算回路の設計を目的とし、CMOS論理回路に断熱原理を適用してスイッチング損を低減する「断熱的論理回路(ADCL)」を用いた符号付き8bit加算器及び乗算器を設計した。回路シミュレーションにより消費電力を評価した結果、加算器と乗算器の双方で従来のCMOS論理回路のものと比較して60%以上消費電力が低下することが確認された。

要約(英語): In this paper, for the purpose of designing low-power arithmetic circuits for IoT applications, adiabatic dynamic CMOS logic (ADCL) has been adopted to the 8-bit signed adder and multiplier. The simulation results have shown over 60% reduction of power consumption compared with that of CMOS circuits.

本誌: 2022年6月9日-2022年6月10日電子回路研究会

本誌掲載ページ: 61-66 p

原稿種別: 日本語

PDFファイルサイズ: 772 Kバイト