断熱的論理回路出力の従来CMOS回路接続における消費電力低減アジャスト回路の提案

カテゴリ: 研究会(論文単位)

論文No: ECT22063

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2022/12/06

タイトル(英語): Proposal of low-power adjust circuits with connecting adiabatic logic to conventional CMOS logic circuits.

著者名: 横山 龍也(山形大学),菅藤 怜(山形大学),原田 知親(山形大学),横山 道央(山形大学)

著者名(英語): Ryuya Yokoyama(Yamagata University),Satoshi Kanto(Yamagata University),Tomochika Harada(Yamagata University),Michio Yokoyama(Yamagata University)

キーワード: 低消費電力設計|断熱的論理回路|ＣＭＯＳ|レベルシフタ|スイッチング時間|貫通電流|Low-power design|Adiabatic logic|CMOS| Level shifter|Switching time|Penetration current

要約(日本語): 従来CMOS論理回路より低消費電力となる断熱的論理回路（ADCL）技術において、ADCL出力をCMOS回路に入力する際に断熱動作が消費電力増大につながる。本研究ではADCLとCMOS回路の接続部に低消費電力アジャスト回路を提案する。シミュレーションにより多段バッファアンプで構成するアジャスト回路でのスイッチング時間やレベル調整について検討し、アジャスト回路適用で消費電力の大幅な低減が確認された。

要約(英語): Adiabatic Dynamic CMOS Logic circuits (ADCL) have advantages of low power consumption due to adiabatic charge/discharge operation with comparison to that of the conventional CMOS logics. However, direct connection of ADCL to CMOS logics causes further power loss due to decreased amplitude and increased switching time. In this paper, the adjust circuits connecting ADCL to CMOS logics which consist of multi-stage buffer amplifier are proposed. The results of simulation have shown that power consumption with the proposed adjust circuits is substantially reduced.

本誌: 2022年12月9日電子回路研究会

本誌掲載ページ: 21-26 p

原稿種別: 日本語

PDFファイルサイズ: 1,207 Kバイト