ノイズシェーピング逐次比較ADCのスイッチトキャパシタ積分器を用いた残差信号受動加算によるSNDRの改善

カテゴリ: 研究会(論文単位)

論文No: ECT23039

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2023/06/05

タイトル(英語): The improvement of SNDR by Passive Signal-Residue Summation with the Switched Capacitor Integrator of the Noise-Shaping Successive Approximation Register.

著者名: 齋藤 丞(東京理科大学),兵庫 明(東京理科大学),松浦 達治(東京理科大学),宮内 亮一(東京理科大学)

著者名(英語): Sho Saito(Tokyo University of Science),Akira Hyogo(Tokyo University of Science),Tatsuji Matsuura(Tokyo University of Science),Ryoichi Miyauchi(Tokyo University of Science)

キーワード: アナログディジタル変換器|逐次比較型ＡＤＣ|ΔΣＡＤＣ|ノイズシェーピング技術|ノイズシェーピングＳＡＲ　ＡＤＣ|雑音伝達関数|Analog-to-Digital Converter|Successive Approximation Register ADC|ΔΣADC|Noise-Shaping|Noise-Shaping SAR ADC|Noise Transfer Function

要約(日本語): 本研究では、従来のスイッチトキャパシタ積分器を用いた1次ノイズシェーピング SAR ADCと残差信号受動加算技術を組み合わせることで、より高い分解能を実現するノイズシェーピング SAR ADC を提案する。提案回路を LTspice でシミュレーションした結果、 分解能の指標として、信号対歪雑音比 (SNDR) が 3.86 dB 向上し、有効ビット数 (ENOB) が 0.64 bit 向上した。

要約(英語): This study proposes a Noise-Shaping SAR ADC with the combination of the conventional first-order Noise-Shaping SAR ADC with the Switched Capacitor Integrator and the Passive Signal-Residue Summation for higher resolution. As a result of the circuit simulation in LTspice, the proposed Noise-Shaping SAR ADC achieved 3.86 dB higher Signal-to-Noize-Distortion Ratio (SNDR) and 0.64 bits higher Effective Number of Bits (ENOB) than conventional Noise-Shaping SAR ADC.

本誌: 2023年6月8日-2023年6月9日電子回路研究会

本誌掲載ページ: 29-33 p

原稿種別: 日本語

PDFファイルサイズ: 1,512 Kバイト