FIR DACを用いた４次連続時間ΔΣAD変調器の検討

カテゴリ: 研究会(論文単位)

論文No: ECT24001

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2024/01/26

タイトル(英語): 4th-order Continuous Time Delta-sigma AD Modulator using FIR DAC

著者名: 石塚 啓太(東京都市大学),岡村 武憲(東京都市大学),田中 耀山(東京都市大学),内田 和寿(東京都市大学),傘 昊(東京都市大学)

著者名(英語): Keita Ishizuka(Tokyo City University),Takenori Okamura(Tokyo City University),Yohzan Tanaka(Tokyo City University),Kazutoshi Uchida(Tokyo City University),Hao San(Tokyo City University)

キーワード: 連続時間　ΔΣＡＤＣ|ΔΣ変調器|ＦＩＲ　ＤＡＣ|マルチビット|Continuous Time Delta-sigma ADC|ΔΣ Modulator|FIR DAC|Muulti-bit

要約(日本語): 本研究では、低いOSRで高いSNDRを実現するために、マルチビット、高次連続時間ΔΣAD変調器の回路構成を検討し、4-TAP FIR DACを用いた1.5ビット4次連続時間DSMを提案する。SPICEシミュレーション結果より、OSR=64でSNDR=94.39dBを達成できることを確認し、提案変調器回路構成の実現可能性を確認できたため、ここで報告を行う。

要約(英語): In this study, the circuitry of a multi-bit, high-order continuous-time ΔΣADC was investigated to achieve high SNDR at a low OSR. A proposed solution involves a 1.5-bit 4th-order continuous-time DSM using a 4-tap FIR DAC. SPICE simulations confirmed achieving OSR=64 and SNDR=94.39dB, validating the feasibility of this proposed DSM circuit configuration, prompting the presentation of these findings.

本誌: 2024年1月29日-2024年1月30日電子回路研究会

本誌掲載ページ: 1-5 p

原稿種別: 日本語

PDFファイルサイズ: 1,162 Kバイト