高位合成によるLogic Locking 手法の検討

カテゴリ: 研究会(論文単位)

論文No: IIS24062

グループ名: 【D】産業応用部門 次世代産業システム研究会

発行日: 2024/09/09

タイトル(英語): Logic Locking Technique based on High-level Synthesis: A Preliminary Study

著者名: 板東 伸彦(豊橋技術科学大学),市川 周一(豊橋技術科学大学)

著者名(英語): Nobuhiko Bando(Toyohashi University of Technology),Shuichi Ichikawa(Toyohashi University of Technology)

キーワード: 高位合成|ＩＰ|ＣＨＳｔｏｎｅベンチマーク|リバースエンジニアリング|High Level Synthesis (HLS)|IP|CHStone benchmark|reverse engineering

要約(日本語): LSI 設計におけるIP (Intellectual Property) とは再利用可能な論理回路をさし，IPの保護は権利者にとって重要な課題である．Logic LockingはIP 保護技術のひとつであり，回路に鍵を導入して正しい鍵値が与えられたとき正しく動作するようにする技術である．本研究では，高位合成でLogic Lockingの一種(SFLL-HD)を実装し，出力信号の破損率を定量的に検証した．

要約(英語): In the area of LSI design, an IP (Intellectual Property) stands for a reusable unit of logic, cell, or integrated circuit. Several_x000D_ techniques have been studied to protect the IP from analysis and plagiarism. Logic locking integrates a key to logic circuit, which_x000D_ correctly functions if a correct key value is given. Takeda (2020) implemented SFLL-HD, a variant of Logic Locking, by using_x000D_ HLS (High-Level Synthesis), while the error ratios were far from the expectation. This study examines the different points for the_x000D_ locking targets, and presents the error ratios with wider area of applications.

本誌: 2024年9月12日-2024年9月13日次世代産業システム研究会-2

本誌掲載ページ: 9-14 p

原稿種別: 日本語

PDFファイルサイズ: 1,236 Kバイト