ベイズ最適化を用いたユナリ型カレントステアリングDACの素子値決定

カテゴリ: 研究会(論文単位)

論文No: ECT25026

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2025/06/02

タイトル(英語): Sizing of unary current-steering DAC using Bayesian optimization

著者名: 伊藤 大智(京都工芸繊維大学),髙井 伸和(京都工芸繊維大学)

著者名(英語): Daichi Ito(Kyoto Institute of Technology),Nobukazu Takai(Kyoto Institute of Technology)

キーワード: ＤＡＣ|ベイズ最適化|素子値決定|DAC|Bayesian optimization|Sizing

要約(日本語): 本研究では，素子数の増加により設計が困難となるユナリ型カレントステアリングDACに対し，ベイズ最適化を用いた素子値自動決定手法を提案する．_x000D_ ガウス過程と獲得関数Expected Improvementを用いて設計空間を効率的に探索する．_x000D_ 8bit DACのシミュレーションに適用した結果，従来の手設計と比較して，消費電力，DNL，INLの各性能指標を10％以上改善可能であることを確認した．

要約(英語): This study proposes an automatic sizing method for unary current-steering DACs using Bayesian optimization. A Gaussian process and Expected Improvement are used to efficiently explore the design space. Simulation results for an 8-bit DAC show over 10% improvement in power, DNL, and INL compared to manual design.

本誌: 2025年6月5日-2025年6月6日電子回路研究会

本誌掲載ページ: 9-13 p

原稿種別: 日本語

PDFファイルサイズ: 564 Kバイト