ブロック構造の単純化による改良型ブロック構造ニューラルネットワーク

カテゴリ: 部門大会

論文No: GS12-3

グループ名: 【C】2021年電気学会電子・情報・システム部門大会

発行日: 2021/09/08

タイトル(英語): A Hardware Implimentation of a Improved Block-Based Neural Network Using simplified Network Structure

著者名: 森本 汰一（千葉大学）,中間 公啓（千葉大学）,小圷 成一（千葉大学）

著者名(英語): Taichi Morimoto (Chiba University),Kimihiro Nakama (Chiba University),Seiichi Koakutsu (Chiba University)

キーワード: 進化型ハードウェア|ブロック構造ニューラルネットワーク|遺伝的アルゴリズム遺伝的アルゴリズム|Evolvable Hardware|Block-Based Neural Network|Genetic Algorithm

要約(日本語): IoTの発展に伴い，ハードウェア実装に適したブロック構造ニューラルネットワーク(BBNN)が提案されている。しかし，現在提案されているモデルでは内部構造の異なる４種の基本ブロックを持ち，基本ブロックの選び方によって学習の難易度が変化する。このモデルを用いて効率よく学習するためには，重み学習が容易となるネットワーク構造の探索と重み学習の2 段階の学習が必要であるという問題点がある。そこで，本研究では改良型BBNN の左右両方向のフローを持つ基本ブロック1 種のみを用いる実装法を提案する。提案手法では，ネットワーク構造を探索する学習が不要になるため，ネットワーク構造決定用の回路リソースと計算時間の削減が可能となる。複数のパターン分類問題に対して提案手法のFPGA 実装を行い，ハードウェアリソース使用量，および学習性能の評価を通じて，提案手法の有効性を確認する。

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