容量性負荷の低電力駆動技術を適用したロジック回路における低電力化効果

カテゴリ: 部門大会

論文No: GS2-2-3

グループ名: 【C】2023年電気学会電子・情報・システム部門大会

発行日: 2023/08/23

タイトル(英語): Low Power Effects in Logic Circuit Applied Low Power dissipation Techniques for Capacitive Loads

著者名: 金井 航希（東洋大学）,佐野 勇司（東洋大学）

著者名(英語): Koki Kanai (Toyo University),Yuji Sano (Toyo University)

キーワード: 容量性負荷|電力低減回路|断熱充電回路|電力回収回路|Capacitive Load|Power Reduction Circuit|Adiabatic Charging Circuit|Energy Recovery Circuit

要約(日本語): CMOSロジックICにおいては，情報処理量の増加に伴い高速駆動されたり、回路規模が増加し，消費電力が増大している。このようなCMOSロジックICは出力に多数のICや接続配線が並列接続される傾向にあり,大きな寄生容量を負荷として駆動している。そこで，ロジックIC回路に容量性負荷駆動回路の電力低減技術を適用することにより電力低減を図ることを，本研究の目的とする。容量性負荷駆動回路の電力低減方式として、駆動電流の実効値を低減すべく，電源電流のピーク値を低減する駆動方式を検討している。今回は，コンデンサを負荷とした6回路のインバータICに電力低減回路を適用して実験した。6入力信号を任意に切替えた際の電力を測定して各低減方式を比較した。負荷容量のエネルギーをインダクタを介して再利用し、消費電力の低減を図る方式にて電力低減が図れることが確認できたので報告する。