複数のFPGAを用いた符号探索システムの高速化

カテゴリ: 部門大会

論文No: PS3-7

グループ名: 【C】2023年電気学会電子・情報・システム部門大会

発行日: 2023/08/23

タイトル(英語): Speed-up of code search system using multiple FPGAs

著者名: 小沼 陸（日本工業大学）,小原 耀太（日本工業大学）,木村 圭吾（日本工業大学）,高瀬 浩史（日本工業大学）,丹羽 次郎（日本工業大学）

著者名(英語): Riku Onuma (Nippon Institute of Technology),Yota Obara (Nippon Institute of Technology),Keigo Kimura (Nippon Institute of Technology),Hiroshi Takase (Nippon Institute of Technology),Jiro Niwa (Nippon Institute of Technology)

キーワード: レーダ|パルス圧縮|2値符号|サイドローブ|FPGA|Radar|Pulse Compressions|Binary Code|Sidelobe|FPGA

要約(日本語): 本研究では，圧縮パルスが複数のサブパルスで構成される幅広2値符号を対象に，FPGAボードを用いて探索の高速化を試みた．これまでに開発したシステムでは，圧縮パルスを構成するサブパルスの数が1度の探索で1種類のみの探索であった．これを3種類の指定を可能にし，1度に3回分の探索を実行できるようになった．また，台数を増やし並列化数を増加させることで2倍の速度で探索が可能になった．よって，実質的に従来と比べ6倍の速度で探索が可能になった．そして，符号長50~54において全探索を行い，圧縮比20~35において従来2値符号よりサイドローブのピーク値とメインローブのピーク値の比が小さな幅広2値符号を見出し，圧縮比によっては約7.6[dB]改善できることが分かった．そして，探索した幅広2値符号の周波数帯域特性およびドップラー周波数特性をシミュレーションにより評価した．