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SoCのテスト実行時間最短化を目標としたコアのDFT選択手法

SoCのテスト実行時間最短化を目標としたコアのDFT選択手法

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カテゴリ: 部門大会

論文No: MC2-5

グループ名: 【C】平成15年電気学会電子・情報・システム部門大会講演論文集

発行日: 2003/08/29

タイトル(英語): A DFT Selection Method for Reducing Test Application Time of System-on-Chips

著者名: 宮崎政英(半導体理工学研究センター),細川利典(半導体理工学研究センター),伊達博(半導体理工学研究センター),村岡道明(半導体理工学研究センター),藤原秀雄(奈良先端科学技術大学院大学)

著者名(英語): Masahide Miyazaki(Semiconductor Technology Academic Research Center),Toshinori Hosokawa(Semiconductor Technology Academic Research Center),Hiroshi Date(Semiconductor Technology Academic Research Center),Michiaki Muraoka(Semiconductor Technology Academic R)

キーワード: テストスケジューリング|テストアクセス機構|コアテストラッパー|テスト容易化設計|test scheduling|test access mechanism|wrapper|design for test

要約(日本語): SoCテストアーキテクチャ生成のフレームワークを提案する。提案するフレームワークでは、各コアのテストコスト情報 (テスト実行時間、テストピン数、テスト時消費電力、テスト回路付加後面積、テストデータ量) をデータベースに登録する。このとき、一つのコアに関し、複数のDFT手法のテストコスト情報を登録する。上記データベースの情報を利用し、SoCのテストコスト最小化を目標に各コアのDFTを選択する。また、DFT選択問題を定式化し、SoCのピン数、SoCの面積、SoCの最大消費電力、テストデータ量の制約の下で、SoCのテスト実行時間最短化を目標にコアのDFT選択を最適化するアルゴリズムを提案する。最後に、評価実験により、本提案方法の有効性を示す。

PDFファイルサイズ: 8,064 Kバイト

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