Sub-50-nm CMOS デバイス技術

カテゴリ: 部門大会

論文No: TC1-3

グループ名: 【C】平成15年電気学会電子・情報・システム部門大会講演論文集

発行日: 2003/08/29

タイトル(英語): Sub-50-nm CMOS Device Technologies

著者名: 若林 整(NEC)

著者名(英語): Hitoshi Wakabayashi(NEC Corporation)

キーワード: CMOS|サブ 50 nm ゲート電極|ソース・ドレインエクステンション|ハロー|消費電力|CMOS|Sub-50-nm Gate Electrode|Source/Drain Extensions|Halo|Power Consumption

要約(日本語): ゲート長が Sub-50-nm 領域の CMOS デバイスに関して必要な技術を紹介し、逆転ソース・ドレイン形成技術と急峻スパイク熱処理により実現した高濃度超急峻ハロー技術を有する高性能 24-nm MOSFET の特性を示す。将来的に、微細化による高性能化は実現可能であるが、低消費電力化が問題になると考えられることを示す。最後にそれらを両立する将来の CMOS デバイス技術について議論したい。

PDFファイルサイズ: 2,464 Kバイト