FG-MOS トランジスタを用いた4値加算器の設計

カテゴリ: 部門大会

論文No: GS8-3

グループ名: 【C】平成22年電気学会電子・情報・システム部門大会講演論文集

発行日: 2010/09/02

タイトル(英語): Design of Four-Valued Adder Circuit with Floating-Gate MOS Transistor

著者名: 和田 侑也(佐賀大学),西 晃司(佐賀大学),清水 暁生(佐賀大学),石川 洋平(有明工業高等専門学校),深井 澄夫(佐賀大学)

著者名(英語): Yuya Wada(Saga University),Koji Nishi(Saga University),Akio Shimizu(Saga University),Yohei Ishikawa(Ariake National College of Technology),Sumio Fukai(Saga University)

キーワード: 多値|加算器|FG-MOSFG-MOS|multiple valued|adder|floating-gate mos

要約(日本語): 近年,LSI内の配線量増加が進んでおり,その削減手法の一つとして多値論理システムが提案されている.多値論理システムでは,メモリや論理回路の多値化は行われているが演算器の多値化は行われていない.そこで本研究では,演算器の一つである加算器に着目し,4値加算器の設計を行った.本回路は,FG-MOSFETの電圧加算特性を用いて,簡単な回路構成で実現し,シミュレーションにより動作を確認した.

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