多値論理システムに用いる多値Dラッチ

カテゴリ: 部門大会

論文No: GS8-4

グループ名: 【C】平成22年電気学会電子・情報・システム部門大会講演論文集

発行日: 2010/09/02

タイトル(英語): Multi-Valued D Latch Used for Multi-Valued Logic System

著者名: 沖田 光聡(佐賀大学),西 晃司(佐賀大学),清水 暁生(佐賀大学),石川 洋平(有明工業高等専門学校),深井 澄夫(佐賀大学)

著者名(英語): Mitsutoshi Okita(Saga University),Koji Nishi(Saga University),Akio Shimizu(Saga University),Yohie Ishikawa(Ariake Natinal College of Thcnorogy),Sumio Hukai(Saga University)

キーワード: 多値論理システム|メモリセル|FG-MOSFG-MOS|Multi-Valued Logic System|memory cell|Flouting Gate MOS

要約(日本語): 増加するLSIチップ内の配線量削減として、多値論理システムが提案されている。本研究では、多値論理システムに用いるDラッチ回路を提案する。多値Dラッチ回路は、多値入力の値を識別する異なる閾値のインバータ回路と多値入力の値を出力する多値信号生成回路で構成される。従来の多値Dラッチ回路と遅延および回路面積を比較し、メモリセルとしての動作をシミュレーションにより確認した.

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