遅延制約を考慮した高性能非同期式回路配置配線方式の検討

カテゴリ: 部門大会

論文No: MC1-5

グループ名: 【C】平成24年電気学会電子・情報・システム部門大会講演論文集

発行日: 2012/09/05

タイトル(英語): A Study of Place-and-Route Design Method for High-Performance Asynchronous Circuits Considering Delay Constraints

著者名: 今井 雅(弘前大学),米田 友洋(国立情報学研究所)

著者名(英語): Masashi Imai(Hirosaki University),Tomohiro Yoneda(National Institute of Informatics)

キーワード: 非同期式回路|配置配線|遅延制約遅延制約|Asynchronous Circuits|Place-and-Route|Delay Constraints

要約(日本語): VLSI製造技術の進歩により素子の微細化とシステムの大規模化が進むにつれ、様々な要因による遅延変動が大きくなり、クロック信号を用いる同期式回路では微細化による高速性を享受することが困難となる。一方、事象生起の因果関係に基づいて動作する非同期式回路は、適切な遅延モデルに基づいて回路を実現することで、遅延変動に対する耐性を保持しつつ、微細化に伴う高速性を享受できる。高速な非同期式回路を実現するためには、局所領域の設計において遅延情報を活かした設計を行う必要があり、配置配線時に遅延制約を満たすように回路を設計しなければならない。また、非同期式回路は平均遅延で性能が評価されるため、より多く使用する回路の遅延を小さくすることでシステム全体の性能を高めることができる。本稿では、このような配置配線制約を満たす方式と平均遅延性能を高める方式を提案し、非同期式オンチップネットワークに適用した結果を示す。

PDFファイルサイズ: 4,933 Kバイト