レジスタトランスファレベルパケット転送に基づく動的再構成VLSIプロセッサの構成

カテゴリ: 部門大会

論文No: MC1-6

グループ名: 【C】平成24年電気学会電子・情報・システム部門大会講演論文集

発行日: 2012/09/05

タイトル(英語): Design of a Dynamically Reconfigurable VLSI Processor Based on Register-Transfer-Level Packet Transfer

著者名: 藤岡 与周(八戸工業大学),亀山 充隆(東北大学)

著者名(英語): Yoshichika Fujioka(Hachinohe Institute of Technology),Michitaka Kameyama(Tohoku University)

キーワード: 粗粒度再構成可能VLSIプロセッサ|セミオートノマスパケットルーティング|ローカルメモリの動的再構成|コンフィギュレーションメモリ|coarse-grain reconfigurable VLSI processor|semi-autonomous packet routing|dynamic reconfiguration of local memories|configuration memory

要約(日本語): 動的再構成ＶＬＳＩプロセッサのコンフィグレーションメモリ容量のサイズを大幅に減少するために，レジスタトランスファレベルパケット転送法を提案している．自律的なパケットデータ転送とオフラインスケジューリング・アロケーションを効果的に用いたセミオートノマスパケットルーティングに基づき，従来の動的再構成並列VLSIプロセッサのコンフィギュレーションメモリ容量の減少を実現している．ローカルメモリの動的再構成も制御メモリ資源減少のために導入されている．各PEのローカルメモリ容量の要求に応じて，部分クロスバスイッチがパケット宛先アドレス情報により制御される．一例として，パケットルーティング制御記憶容量が従来の動的再構成VLSIと比べて数分の一に減少できることを明らかにしている．

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