多ビット記憶素子を用いた高性能非同期式回路設計方式

カテゴリ: 部門大会

論文No: OS7-3

グループ名: 【C】平成25年電気学会電子・情報・システム部門大会講演論文集

発行日: 2013/09/04

タイトル(英語): High Performance Asynchronous Circuit Design using Multi-bit Storage Cells

著者名: 佐藤 謙介(弘前大学),今井 雅(弘前大学)

著者名(英語): Kensuke Sato(Hirosaki University),Masashi Imai(Hirosaki University)

キーワード: 非同期式回路|多ビット記憶素子|asynchronous circuit|multi-bit storage cell

要約(日本語): 　VLSI製造技術の進歩に伴い、VLSI構成要素の信号遷移遅延のばらつきが増大している。この問題の対策として、遅延変動に対して高耐性な非同期式回路設計の実装がある。
　信号遷移遅延のばらつきを配置配線時に抑える方法として、多ビット記憶素子を用いた回路設計方式がある。通常、フリップフロップやラッチなどの記憶素子は１ビット毎のスタンダードセルとして実装されている。３２ビットのデータパスを配置配線すると３２個のフリップフロップがばらばらに配置される。このとき、スタンダードセルとしてマルチビットセルを用意しSDIモデルに基づいて設計すると、配置の広がりを小さくすることできる可能性がある。その効果を明らかにするのが本研究の目的である。MOUSETRAPパイプラインという回路に多ビット記憶素子を用いた設計では、３ビットセルが適当であるという結果が得られた。

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