マルチクロック・デュアルエッジトリガフリップフロップを用いたヘテロタイミング回路設計

カテゴリ: 部門大会

論文No: OS7-4

グループ名: 【C】平成25年電気学会電子・情報・システム部門大会講演論文集

発行日: 2013/09/04

タイトル(英語): Hetero-timing circuit design using multi-clock dual-edge-triggered flip-flops

著者名: 今井 雅(弘前大学),米田 友洋(国立情報学研究所)

著者名(英語): Masashi Imai(Hirosaki University),Tomohiro Yoneda(National Institute of Informatics)

キーワード: ヘテロタイミングVLSI|マルチクロックFF|デュアルエッジトリガFF|タイミング信頼性|Hetero-Timing VLSI|Multi-clock FF|Dual-edge-triggered FF|Timing Reliability

要約(日本語): 　本稿では、複数のクロック信号を用い、それぞれ立ち上がりと立ち下がりの両方のエッジでデータ入力を取り込むマルチクロック・デュアルエッジトリガ・フリップフロップの回路構成を提案し、分配するクロック信号の周波数は低いながらも、スループットの高いデータ転送を実現する方式を提案する。提案回路構成を用いることで、もともとのクロック信号の周波数を変更することなく、動的周波数制御を実現することも出来る。本稿では130nmプロセステクノロジを用いてCADツールによりクロックツリー合成及び配置配線を行った結果を示す。167MHzのクロック周波数では、クロックサイクルタイム制約の違いによるクロックツリー自体の性能差はほとんどないこと、及び提案方式により約半分のエネルギー消費となることを示す。

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