ブロック構造パルスニューラルネットワークのハードウェア実装

カテゴリ: 部門大会

論文No: PS1-2

グループ名: 【C】平成26年電気学会電子・情報・システム部門大会講演論文集

発行日: 2014/09/03

タイトル(英語): A Hardware Implementation of Block-Based Pulsed Neural Networks

著者名: 寺尾 啓(千葉大学),小圷 成一(千葉大学),岡本 卓(千葉大学)

著者名(英語): Hajime Terao(Chiba University),Seiichi Koakutsu(Chiba University),Takashi Okamoto(Chiba University)

キーワード: 進化型ハードウェア|進化型ハードウェア|遺伝的アルゴリズム|ブロック構造ニューラルネットワーク|パルスニューロンモデル|FPGA|Evolvable Hardware|Genetic Algorithm|Block-Based Neural Network|Pulsed neuron model

要約(日本語): 現在のハードウェアはFPGAなどの書き換え可能な論理素子を用いることで，製造後の機能変更が可能である。その特性を利用して，環境に適応してハードウェアが自身の機能を自律的に変更してゆく，進化型ハードウェア(EHW)の研究が行われている。EHWの研究で，ブロック構造ニューラルネットワーク(BBNN) が提案されている。BBNNは，ハードウェア実装に適したニューラルネットワークとして知られている。しかし，BBNNで用いるニューロンモデルは，入力と重みの積を演算に乗算器を使用するため，多くの回路リソースが必要となる。そこで，パルスニューロンモデルの概念を，BBNNに取り入れた，ブロック構造パルスニューラルネットワーク(BBPNN)が提案されている。BBPNNは，入出力を 1bitのパルス列で表現することで，入力と重みの積の演算に乗算器を使用せず，ハードウェア実装におけるリソース使用量の削減が期待できる。

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