タップMOSFETの寄生容量の影響をπ型整合回路で補償する疑似伝送線路
タップMOSFETの寄生容量の影響をπ型整合回路で補償する疑似伝送線路
カテゴリ: 部門大会
論文No: PS4-9
グループ名: 【C】平成27年電気学会電子・情報・システム部門大会講演論文集
発行日: 2015/08/27
タイトル(英語): Artificial Transmission Line Compensated for Effect of Parasitic Capacitors of Tap MOSFETs using π Type Impedance Matching Circuit
著者名: 木谷 嘉孝(明治大学),和田 和千(明治大学)
著者名(英語): Yoshitaka Kitani(Meiji University),Kazuyuki Wada(Meiji University)
キーワード: 疑似伝送線路|インピーダンス整合|π型回路π型回路|artificial line|impedance matching|\pi type circuit
要約(日本語): アナログFIRフィルタなど高周波信号の伝送では、MOSFETの寄生容量を考慮して線路のインピーダンス整合を行う必要がある。しかし、寄生容量に並列にインダクタを挿入する構成の整合回路などでは、それぞれ整合できる帯域や設計可能な遅延時間に限界がある。また、整合をする節点の取り方によっても信号振幅に誤差が生じる可能性がある。そこで本稿では、周波数範囲の限界と設計可能な遅延時間を増やすために、インダクタや寄生容量の半分の容量を持つキャパシタを挿入することで寄生容量を含めて疑似伝送線路として扱いインピーダンス整合をする回路について述べる。また、線路につながるMOSFETのゲート端子の節点で正確に整合を取るためにπ型の回路構成で整合を行う。
PDFファイルサイズ: 484 Kバイト
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