最小経路数を考慮した構造学習法を用いた改良型ブロック構造ニューラルネットワークのハードウェア化

カテゴリ: 部門大会

論文No: GS1-5

グループ名: 【C】平成30年電気学会電子・情報・システム部門大会プログラム

発行日: 2018/09/05

タイトル(英語): A Hardware Implementation of Improved Block-Based Neural Networks with a Structure Learning Based on the Least Number of Routes

著者名: 工藤 完太郎(千葉大学),小圷 成一(千葉大学),岡本 卓(SENSY),下馬場 朋禄(千葉大学),伊藤 智義(千葉大学)

著者名(英語): Kantaro Kudo|Seiichi Koakutsu|Takashi Okamoto|Tomoyoshi Shimobaba|Tomoyoshi Ito

キーワード: 進化型ハードウェア|ブロック構造ニューラルネットワーク|遺伝的アルゴリズム遺伝的アルゴリズム|Evolvable Hardware|Block-Based Neural Network|Genetic Algorithm

要約(日本語): 近年，環境に応じてハードウェアを自律的に進化させる進化型ハードウェア（Evolvable Hardware: EHW）の研究が注目されている。このEHWのモデルとして，ハードウェア上に進化的構築が可能なブロック構造ニューラルネットワーク（Block-Based Neural Networks: BBNN）が提案されている。本稿では，基本ブロックを改良したBBNNの構造学習に，ネットワークの最小経路数を考慮したネットワーク構造決定法を導入した新たな学習法を提案する。最小経路数を考慮することで，重み学習が容易なネットワーク構造を決定して重み学習を実施できるため，学習の効率化が期待できる。また，提案手法のFPGA実装を行い，ハードウェアリソース使用量および学習性能の評価を通じて提案手法の有効性を検証する。計算機実験によって，提案手法による学習性能の向上およびFPGAへの実装が可能であることを確認できた。

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