MOS容量を用いたパルス形カオスニューロンモデルの集積化に対する一検討
MOS容量を用いたパルス形カオスニューロンモデルの集積化に対する一検討
カテゴリ: 部門大会
論文No: PS1-2
グループ名: 【C】平成30年電気学会電子・情報・システム部門大会プログラム
発行日: 2018/09/05
タイトル(英語): A Study on Integration of Pulse-Type Chaotic Neuron Model Using MOSFET Capacitances
著者名: 小澤 俊佑(日本大学),佐々木 芳樹(日本大学),佐伯 勝敏(日本大学)
著者名(英語): Shunsuke Ozawa|Yoshiki Sasaki|Katsutoshi Saeki
キーワード: パルス形カオスニューロンモデル|MOS容量|集積回路|アナログ回路|CMOS非線形電子回路|Pulse-Type Chaotic Neuron Model|MOSFET Capacitances|Integrated Circuit|Analog Circuit|CMOSNonlinear Electronic Circuit
要約(日本語): 生体のニューロンは,外部刺激によってカオス応答を引き起こす事が報告されており,学習に深く関わっていると考えられている。先に我々は,カオス応答可能なニューロンモデルを提案し,シミュレーションによりカオス応答を確認した。しかし,コンデンサを用いているため,1つのICチップで膨大なネットワークを構築する場合,コンデンサの占有面積が大きく,ユニット単位の集積面積増加が大きな問題となる。本稿では,ローム0.18μmプロセスを用いてパルス形カオスニューロンモデルのレイアウト設計を行い,MOS容量を用い,実装面積の削減を行っている。また,実装したチップの測定を行い,一次元写像は単峰写像を描き,リアプノフ指数は0.301となる事から集積化したパルス形カオスニューロンモデルがカオス応答を示す事を明らかにしている。
PDFファイルサイズ: 403 Kバイト
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