FPGAを用いたシリアル-パラレル形モンゴメリ乗算器の設計

カテゴリ: 部門大会

論文No: GS2-5

グループ名: 【C】2019年電気学会電子・情報・システム部門大会プログラム

発行日: 2019/08/28

タイトル(英語): Design of Serial-Parallel Montgomery's Multipliers Using FPGAs

著者名: 伊舎堂 龍之介(琉球大学),島袋 勝彦(琉球大学),金城 光永(琉球大学)

著者名(英語): Ryunosuke Ishado|Shimabukuro Katsuhiko|Mitsunaga Kinjo

キーワード: モンゴメリ乗算|剰余数系|FPGA|シリアル-パラレル形|Montgomery multiplication|Residue number system|FPGA|Serial-Parallel

要約(日本語): 通常の重み数系と比較して，剰余桁間で桁上げがなく，高速演算が可能な数系として剰余数系がある。また，各剰余桁の乗算剰余算を実質的な割算を行うことなく高速に計算する方法としてモンゴメリ乗算アルゴリズムが知られている。剰余数系では，各モジュラスごとに回路を個別に設計する必要があるため，ASICによる回路実装はコスト的にも現実的ではない。一方，FPGAでは，プログラムにより，容易にモジュラスを変更して実装できる。したがって，本稿では，FPGAを用いてモンゴメリ乗算器の回路設計を行う。なお，特定のモジュラスに固定した回路とすることで，回路の簡単化により，コンパクトな回路構成が実現できる。さらに，パイプライン化が容易なシリアル-パラレル形乗算器アーキテクチャに基づく回路構成を採用することで，稼働率が高く，コンパクトなモンゴメリ乗算器をFPGA上に実装している。

PDFファイルサイズ: 526 Kバイト