高速化のためのブロック構造ニューラルネットワーク実装法

カテゴリ: 部門大会

論文No: GS6-2

グループ名: 【C】2019年電気学会電子・情報・システム部門大会プログラム

発行日: 2019/08/28

タイトル(英語): A Hardware Implementation of Block-based Neural Networks for Acceleration

著者名: 工藤 完太郎(千葉大学),小圷 成一(千葉大学),岡本 卓(SENSY),下馬場 朋禄(千葉大学),伊藤 智義(千葉大学)

著者名(英語): Kantaro Kudo|Seiichi Koakutsu|Takashi Okamoto|Tomoyoshi Shimobaba|Tomoyoshi Ito

キーワード: ブロック構造ニューラルネットワーク|FPGA|並行処理並行処理|Block-based Neural Networks|FPGA|Concurrent Processing

要約(日本語): これまで，ブロック構造ニューラルネットワークの性能向上のために，アルゴリズムの改良といったソフトウェアの観点からの有意な手法が検討されてきたが，ハードウェアの観点から性能向上のための有意な手法は検討されていない。そこで本稿では，ブロック構造ニューラルネットワークのハードウェア実装における性能向上を目的として，パイプライン処理を導入した実装法を提案する。ネットワークの各層間にレジスタを配置し，各層が異なる入力に対して同時に出力計算を実行するように制御する。ネットワークの出力計算を層ごとに並行処理することで，多数の入力データに対して効率よく各層の計算処理を実行できることが期待される。シミュレーションを用いて従来の実装法と比較し，リソース使用量や実行時間の変化を検証する。

PDFファイルサイズ: 338 Kバイト