TDCを用いたPLLの検討

カテゴリ: 研究会(論文単位)

論文No: ECT07040

グループ名: 【C】電子・情報・システム部門　電子回路研究会

発行日: 2007/06/28

タイトル(英語): PLL with TDC

著者名: 増田 大樹(法政大学),山中 洋介(法政大学),安田 彰(法政大学)

著者名(英語): Masuda Daiju(Hosei University),Yamanaka Yosuke(Hosei University),Yasuda Akira(Hosei University)

キーワード: 位相同期回路|時間ーディジタル変換器|ジッタ|バーニア遅延ライン|Phase Locked Loop|Time-to-Digital Converter|jitter|Vernier Delay Line

原稿種別: 日本語

PDFファイルサイズ: 423 Kバイト