Verilog-Aをテストベンチに用いたADコンバータのサンプリングディレイ入力依存性検証法

カテゴリ: 研究会(論文単位)

論文No: ECT07051

グループ名: 【C】電子・情報・システム部門　電子回路研究会

発行日: 2007/06/29

タイトル(英語): An analysis method of ADC sampling delay dependency on input signal using Verilog-A as a test bench

著者名: 源代裕治 (ソニー)

著者名(英語): Yuji Gendai(Sony Corporation)

キーワード: ADC|高調波歪|Verilog-A|サンプリングディレイ|スルーレート|入力依存性|ADC|harmonic distortion|Verilog-A|sampling delay|slew rate|input dependency

原稿種別: 日本語

PDFファイルサイズ: 531 Kバイト