トランジスタばらつき簡易モデリングとＳＲＡＭセル動作マージン解析

カテゴリ: 研究会(論文単位)

論文No: ECT07071

グループ名: 【C】電子・情報・システム部門　電子回路研究会

発行日: 2007/10/11

タイトル(英語): Concise Modeling of Transistor Variations in an LSI Chip and its application to SRAM Cell Operating Margin Analysis

著者名: 瀬戸 健二(諏訪東京理科大学),青木 正和(諏訪東京理科大学),大川眞一 (ルネサステクノロジ),増田 弘生(ルネサステクノロジ)

著者名(英語): Kenji Seto(Tokyo University of Science Suwa),Masakazu Aoki(Tokyo University of Science Suwa),Shin-ichi Ohkawa(Renesas Technology Corp),Hiroo Masuda(Renesas Technology Corp)

キーワード: トランジスタばらつきモデリング|チップ内ばらつき|トランジスタパラメータ統計解析|SRAMセル動作マージン解析

要約(日本語): ＬＳＩチップ内ＭＯＳトランジスタのＩｄ-Ｖｇ特性のばらつきを,ＭＯＳ　Ｌｅｖｅｌ＿３モデルの３つのトランジスタパラメータ（Ｖｔｈ,β０,ｖＳＡＴ）を用いて,簡潔にモデル化できることを示した。また,これらの統計パラメータを用いて,トランジスタばらつきを含めたＳＲＡＭセル動作マージンのプロセスウィンドウを評価した。

要約(英語): Random variations in Id-Vg characteristics of MOS transistor in an LSI chip are shown to be concisely characterized by using only 3 transistor parameters (Vth,β0,vSAT) in the MOS level_3 SPICE model. By using the concise statistical parameters, we estimat

原稿種別: 日本語

PDFファイルサイズ: 589 Kバイト