ナノメータSoC開発のためのプロセスフレンドリ設計技術

カテゴリ: 研究会(論文単位)

論文No: ECT07072

グループ名: 【C】電子・情報・システム部門　電子回路研究会

発行日: 2007/10/11

タイトル(英語): Process Friendry Design Methodology for Nano-Meter SoC Development

著者名: 村方 正美(半導体理工学研究センター)

著者名(英語): Masami Murakata(Semiconductor Technology Academic Research Center)

キーワード: ばらつき|ランダム|システマティック|タイミングマージン|リソグラフィ|歩留まり|消費電力|リーク電流|統計的STA

要約(日本語): STARCで開発を進めているプロセスフレンドリ設計メソドロジの紹介を行なう。具体的には,微細化で問題となる各種ばらつきに対応した設計メソドロジ,製造歩留まりの向上を目指した製造ばらつきを考慮した設計メソドロジおよびリーク電力とダイナミック消費電力の削減を図る低消費電力化設計メソドロジについて,そのポイントと開発の概要を紹介する。

要約(英語): In STARC, we are developing manufacturing variation aware process friendly design environment for 45nm/32nm advanced SoC design. We show that we can reduce 8.4% timing margin for 65nm test circuit by applying statistical STA. Next, we explain particle, li

原稿種別: 日本語

PDFファイルサイズ: 702 Kバイト