バイアスオフセット型CMOSトランスコンダクタの線形性を改善する一手法

カテゴリ: 研究会(論文単位)

論文No: ECT07075

グループ名: 【C】電子・情報・システム部門　電子回路研究会

発行日: 2007/10/12

タイトル(英語): A Method to Improve Linearity of a CMOS Bias-Offset Transconductor

著者名: 松元 藤彦(防衛大学校),宮澤 壽志大(防衛大学校),野口 泰明(防衛大学校)

著者名(英語): Fujihiko Matsumoto(National Defense Academy),Toshio Miyazawa(National Defense Academy),Yasuaki Noguchi(National Defense Academy)

キーワード: アナログ集積回路| トランスコンダクタ| 線形回路| CMOS| 移動度の低下

要約(日本語): 本稿では,垂直電界によるキャリアの移動度低下を考慮した,バイアスオフセット型MOSトランスコンダクタの線形性改善手法を提案する。この手法は,従来回路に抵抗領域で動作するトランジスタを付加することによって,従来回路の線形性を改善する。PSPiceシミュレーションにより,提案手法の有効性及びトランジスタのゲート電圧を変化させることで,回路製造後も伝達特性の調整が可能であることを確認できた。

要約(英語): This paper proposes a linearization technique of the MOS transconductor considering mobility degradation. This technique improves linearity of transconductance chracteristic by adding two MOSFETs operating as resistors to conventional circuit. Simulation

原稿種別: 日本語

PDFファイルサイズ: 329 Kバイト