3ビットブロック冗長2進加算復号器に対する検討

カテゴリ: 研究会(論文単位)

論文No: ECT07094

グループ名: 【C】電子・情報・システム部門　電子回路研究会

発行日: 2007/12/07

タイトル(英語): Examination of 3-Bits Block Binary Redundant Addition-Decoder

著者名: 伊藤誉久 (日本大学),浅川 充宏(日本大学),涌井 文雄(日本大学)

著者名(英語): Yoshihisa Ito(Nihon University),Mitsuhiro Asakawa(Nihon University),Fumio Wakui(Nihon University)

キーワード: 冗長加算|冗長数の復号|冗長加算復号|ディジタル冗長乗算|3値判定器|電流モード|先見桁上げ

要約(日本語): ディジタルマルチメディア機器は益々盛んに開発されつつあるが、今後の高精細度動画や立体映像化などに対しては、演算処理の超高速化が重要になっている。これらに対処するには、多様な技術開発が求められるが、冗長数を用いた極限並列演算に基づく新しいハードウエア演算アルゴリズムと回路開発が不可欠に思われる。ここで特に、筆者らは冗長加算器配列に基づくディジタル乗算器の高速化とコンパクト化に有効な冗長入力ディジタル出力加算復号器を提案(1)(2)した。さらに、同加算復号器の高速処理を実現するため、低分解能型2値判定器を用い

要約(英語): This paper shows a study of the 3-Bits Block Redundant Binary Addition-Decoder (i.e.3BB-BSDAD), in that proposes the 3-Bits Block Carry Look Ahead (i.e.3BB-CLA) based on a new algorithm applying a shift method to the ordinary ternary detector. By this det

原稿種別: 日本語

PDFファイルサイズ: 352 Kバイト