"ダイナミックラッチを用いたパイプラインAD変換器用低消費電力コンパレータの一設計"

カテゴリ: 研究会(論文単位)

論文No: ECT09002

グループ名: 【C】電子･情報･システム部門 電子回路研究会

発行日: 2009/01/22

タイトル(英語): A Design of a Low Power Dynamic Latch Comparator for Pipelined Analog-to-Digital Converters

著者名: 大倉鉄郎 (大阪大学),井戸徹 (大阪大学),谷口研二 (大阪大学),大山聡一朗 (日本テキサス･インスツルメンツ),有吉勝彦 (日本テキサス･インスツルメンツ),伊藤良明 (日本テキサス･インスツルメンツ),新谷悟 (日本テキサス･インスツルメンツ)

著者名(英語): OkuraTetsuro (Osaka University),IdoToru (Osaka University),TaniguchiKenji (Osaka University),OhyamaSoichiro (Texas Instruments Japan),AriyoshiKatsuhiko (Texas Instruments Japan),ItohYoshiaki (Texas Instruments Japan),ShingaiSatoru (Texas Instruments Japan)

キーワード: ＣＭＯＳ|コンパレータ|パイプラインＡＤＣ|ダイナミックラッチ|CMOS|Comparator|Pipelined ADC|Dynamic Latch

原稿種別: 日本語

PDFファイルサイズ: 546 Kバイト