適応バイアス技術を用いた低消費電力バイアスオフセット型トランスコンダクタの最適設計のための雑音解析

カテゴリ: 研究会(論文単位)

論文No: ECT10014

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2010/01/21

タイトル(英語): Noise Analysis of A Low-Power Bias-Offset Linear Transconductor Employing Adaptively Biasing Technique for Optimum Design

著者名: 中村 晋太朗(防衛大学校),プラウィット トンプーン(防衛大学校),松元 藤彦(防衛大学校),野口 泰明(防衛大学校)

著者名(英語): Shintaro Nakamura(National Defense Academy ),Pravit Tongpoon(National Defense Academy ),Fujihiko Matsumoto(National Defense Academy ),Yasuaki Noguchi(National Defense Academy )

キーワード: ＣＭＯＳ|アナログ集積回路|トランスコンダクタ|線形回路|低雑音|低電力|CMOS|Analog Integrated Circuits|Transconductor|Linear Circuits|Low-Noise|Low-power

要約(日本語): 近年、回路の集積化やデバイスの微細化、低消費電力化が求められるが、低電力化を追求すると雑音に対する感度が大きくなってしまう。本研究は、アナログ信号処理回路の基本的な構成単位であり、線形性にも優れた、バイアスオフセット型トランスコンダクタ回路の低雑音化を行う。この回路に伴う雑音効果を理論的に解析することにより、この回路の主要な特性を損なわないように低雑音設計を行う。

要約(英語): A bias-offset transconductor is known as linear transconductor. It worries that the transconductor is high-linearity and low-power operating sacrificing the stability of the low-noise. The proposed method is designing a low-noisy circuit no sacrificing the profitable function such as high-linearity and low-power. It is realized the low-noisy transconductor circuit.

原稿種別: 日本語

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