I, Q残差パイプラインＡＤ変換器アーキテクチャ

カテゴリ: 研究会(論文単位)

論文No: ECT10070

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2010/06/11

タイトル(英語): I, Q-Residue Pipelined ADC Architecture

著者名: 丹 陽平(群馬大学),小林 春夫(群馬大学),上森 聡史(群馬大学),伊藤 聡志(群馬大学),高井 伸和(群馬大学),山口 隆弘(群馬大学)

著者名(英語): Tan Yohei(Gunma University),Kobayashi Haruo(Gunma University),Uemori Satoshi(Gunma University),Ito Satoshi(Gunma University),Takai Nobukazu(Gunma University),Yamaguchi Takahiro(Gunma University)

キーワード: パイプラインＡＤＣ|デジタル誤差補正|デジタル自己校正|デジタル・アシスト・アナログ技術|Ｉ，　Ｑ　残差|Pipelined ADC|Digital Error Correction|Digital Self-Calibration|Digitally-Assisted Analog Technology|I. Q-Residue

要約(日本語): パイプラインＡＤＣにおいて低消費電力化・高精度化を実現するために I,Q-残差アーキテクチャを考案したのでその構成、動作原理、シミュレーションによる確認を報告する。提案構成ではアナログ入力信号レベルに応じてパイプラインＡＤＣ内で位相の９０度ずれたＩ，Ｑ残差のいづれかを選択し、常に残差アンプ出力レベルが中央付近で使用できるようにすることで高線形性が低消費電力で実現できる。

要約(英語): This paper presents I, Q-residue pipelined ADC architecture for high linearity and low power, and describes its configuration and operation. Our proposed architecture selects I-residue or Q-residue depending on the analog input level in the pipelined ADC, and the residue amplifier output always operates around the middle of the operation range which can realize high linearity with low power.

原稿種別: 日本語

PDFファイルサイズ: 2,207 Kバイト