3次元積層チップの熱特性の評価

カテゴリ: 研究会(論文単位)

論文No: ECT10111

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2010/11/22

タイトル(英語): Thermal characterization of a three-dimensional (3D) chip stack

著者名: 松本 圭司(技術研究組合　超先端電子技術開発機構),茨木 聡一郎(技術研究組合　超先端電子技術開発機構),佐久間 克幸(技術研究組合　超先端電子技術開発機構),末岡 邦昭(技術研究組合　超先端電子技術開発機構),山田 文明(技術研究組合　超先端電子技術開発機構),折井 靖光(技術研究組合　超先端電子技術開発機構)

著者名(英語): Matsumoto Keiji(ASET [Association of Super-Advanced Electronics Technologies]),Ibaraki Soichiro(ASET [Association of Super-Advanced Electronics Technologies]),Sakuma Katsuyuki(ASET [Association of Super-Advanced Electronics Technologies]),Sueoka Kuniaki(ASET [Association of Super-Advanced Electronics Technologies]),Yamada Fumiaki(ASET [Association of Super-Advanced Electronics Technologies]),Orii Yasumitsu(ASET [Association of Super-Advanced Electronics Technologies])

キーワード: ３次元積層チップ|熱抵抗|チップ間接合部|鉛フリーはんだ|等価熱伝導率|3D chip stack|Thermal Resistance|Interconnections between chips|Lead free solder|Equivalent thermal conductivity

要約(日本語): 3次元積層チップはシステム性能向上の目的に脚光を浴びているが、その発熱密度は2次元の場合と比較し上昇するため放熱は非常に困難な課題である。3次元積層チップにどのような放熱方法が必要かを検証するためには、その熱抵抗をより深く理解しておくことが必要である。そのためには個々の構成要素の熱抵抗を高精度に実測すると同時に、3次元積層構造のテスト・チップを作成し実際の3次元積層チップの熱特性を測定しておくことが必須である。それに基づき、3次元積層チップのシミュレーションモデルを構築することで、様々な3次元積層チップの全熱抵抗を予測し、その適切な放熱方法を提案することができる。3次元積層チップはシリコン・チップ間接合部・配線層(Back-End-Of-the-Line (BEOL))、トランジスタ等から構成されるが、チップ間接合部は熱抵抗の主要なボトルネックの１つと考えられているため、本研究では、第1にチップ間接合部の熱抵抗(熱伝導率)の導出を行った。第2に、3次元積層構造のテスト・チップを作成し3次元積層チップの温度分布を測定し、実際の3次元構造における接合部の熱抵抗(熱伝導率)の影響を評価した。具体的には、3次元積層テストチップの温度分布と相関するシミュレーションモデルの構築を試み、そのモデル中で設定した接合部の熱伝導率と、すでに導出したチップ間接合部の熱伝導率の測定結果との関係を検討した。

要約(英語): Three-dimensional (3D) chip stacks are receiving more attention for system performance enhancements. However, because of the higher circuit density, the cooling of 3D chip stacks gets more challenging. In order to determine appropriate cooling solutions for 3D chip stacks in various cases, it is important to have a better understanding of the total thermal resistance of a 3D chip stack. For this purpose, precise thermal resistance measurements of each component of a 3D chip stack are important. A 3D chip stack is composed of interconnections(joints), silicon substrates, back-end-of-the-line (BEOL), front-end-of-the-line (FEOL) and in this study, the thermal resistance of joints is the primary focus because joints are regarded as one of the thermal resistance bottlenecks of a 3D chip stack. A steady-state thermal resistance measurement method is employed and the thermal conductivity of SnAg joints with Cu posts is obtained to be 37 41 W/mC. Also, in this study, 3D stacked test chips are fabricated, to determine the thermal effect of joints in actual 3D chip stack structure. The temperature distribution of a 3D stacked test chip is measured and the corresponding simulation model is built. The equivalent thermal conductivity of the interconnection layer is obtained to be 1.5 W/mC and it is compared with the measured thermal conductivity of SnAg interconnections with Cu posts (37 41 W/mC).

原稿種別: 日本語

PDFファイルサイズ: 5,999 Kバイト