電圧減算回路における弱反転領域動作MOSFETのゲート電圧劣化係数の実測による検討

カテゴリ: 研究会(論文単位)

論文No: ECT11027

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2011/03/24

タイトル(英語): A study of measured gate voltage degradation coefficient with subthreshold MOSFETs on voltage subtractor

著者名: 野口 文彦(明治大学),関根 かをり(明治大学)

著者名(英語): Fumihiko Noguchi(Meiji University Graduate School),Kawori Sekine(Meiji University Graduate School)

キーワード: ゲート電圧劣化係数|弱反転領域|電圧減算回路|拡散電流|基板効果|２段積み構成ＭＯＳＦＥＴ|gate voltage degradation coefficient|weak inversion|voltage subtractor|diffusion current|body effect|two-MOSFETs circuit

要約(日本語): 本稿では電圧減算回路において弱反転領域動作させたMOSFETのゲート電圧劣化係数について述べる。このゲート電圧劣化係数はpn接合の拡散電流に由来し、基板バイアス効果と関連する。ゲート電圧劣化係数抽出回路を用いることでソース・バルク間の電位差に関係なく基板バイアス効果を補償し、電圧減算回路に用いることで弱反転領域において入力電圧が減算される。

原稿種別: 日本語

PDFファイルサイズ: 896 Kバイト