PWMインバータの電力効率を向上する寄生容量中和回路

カテゴリ: 研究会(論文単位)

論文No: ECT11059

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2011/07/01

タイトル(英語): Parasitic Capacitance Neutralization to Enhance PWM Inverter Power Efficiency

著者名: 石岡 和也(豊橋技術科学大学),和田 和千(明治大学),大平 孝(豊橋技術科学大学)

著者名(英語): Ishioka Kazuya(Toyohashi University of Technology),Wada Kazuyuki(Meiji University),Ohira Takashi(Toyohashi University of Technology)

キーワード: インバータ|電力変換効率|中和回路|ＰＷＭ|Inverter|Power conversion efficiency|Neutralizer|PWM

要約(日本語): ＰＷＭ信号が入力のインバータの電力変換効率を向上するための手法を述べる．電力変換時の損失は主にスイッチングトランジスタの寄生容量に起因する電圧波形の劣化によるものであるため，その寄生容量を中和することを考える．コイルとコンデンサで構成されたリアクタンス回路により，スイッチングの基本波周波数のみでなく，整数倍の周波数において容量を中和することを提案する．

要約(英語): This paper presents a new approach to possible power efficiency enhancement of PWM inverters. From an aspect that the conversion loss is mainly dominated by waveform degradation due to stray capacity in switching transistors, we propose LC topologies to neutralize the capacitance not only at the fundamental switching frequency but also at its higher harmonics.

原稿種別: 日本語

PDFファイルサイズ: 970 Kバイト