トリボナッチ数列を用いたDACの開発

カテゴリ: 研究会(論文単位)

論文No: ECT11076

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2011/10/20

タイトル(英語): Design of Tribonacci Series DAC

著者名: 外薗 和也(九州大学),兼本 大輔(九州大学),ポカレル ラメシュ(九州大学),金谷 晴一(九州大学),吉田 啓二(九州大学)

著者名(英語): Hokazono Kazuya(Kyushu Univ.),Kanemoto Daisuke(Kyushu Univ.),Pokharel Ramesh(Kyushu Univ.),Kanaya Haruichi(Kyushu Univ.),Yoshida Keiji(Kyushu Univ.)

キーワード: ＤＡＣ|トリボナッチ|低グリッチ|高精度|DAC|Tribonacci|Low-Glitch|High-Precision

要約(日本語): 本研究では低グリッチ且つ高精度を実現するDACとして、トリボナッチ数列を用いたDACを提案する。このDACの特徴はBinary DACよりもグリッチが小さく、Unary DACよりもロジックのゲート数が少ないことである。0.18 um CMOS processにおいて、Binary DACに対してグリッチを64%、Unary DACに対してデコーダのゲート数を42%削減出来た。

要約(英語): A novel Digital-to-Analog Converter (DAC) utilizing Tribonacci Series is proposed. In 0.18 um CMOS process, the glitch-energy of the proposed DAC can be reduced by 64% compared to that of a binary DAC, and the number of logic gates can be achieved an around 42% reduction compared to that of a unary DAC.

原稿種別: 日本語

PDFファイルサイズ: 1,698 Kバイト