分周数自動調節機能を有する二重積分発振回路を用いた分数分周PLL回路の検討

カテゴリ: 研究会(論文単位)

論文No: ECT11088

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2011/10/21

タイトル(英語): Study of Fractional-N PLL using Double Integral Oscillator with the automatic dividing number control circuit

著者名: 笹原 哲也(青山学院大学),松谷 康之(青山学院大学)

著者名(英語): Sasahara Tetsuya(Graduate School of Aoyama Gakuin University),Matsuya Yasuyuki(Graduate School of Aoyama Gakuin University)

キーワード: ＰＬＬ|分数分周回路|スプリアス|二重積分発振回路|PLL|Fractional Frequency Divider|spurious|Double Integral Osillator

要約(日本語): 先行研究により、二重積分発振回路(DIO)を用いたフラクショナル・スプリアスの発生しない分数分周PLL回路が提案され、その改善効果が実証された。　しかし、この分数分周PLL回路ではDIOの分周数が無理数であるために、位相誤差が発生する。本研究ではこの誤差を補正するため、分周数を自動的に補正する機能を有するPLL回路構成を提案する。シミュレーションにより、自動的に補正する機能の効果を確認した。

要約(英語): The fractional-N PLL with Double Integral Oscillator (DIO) that suppressed the fractional spurious noise, has been reported. However, the dividing number of DIO has the rounding error, because it’s number is an irrational. Therefore, we propose the automatic dividing number control circuit due to suppress the rounding error for DIO, and show simulation results.

原稿種別: 日本語

PDFファイルサイズ: 1,241 Kバイト