TVチューナ用完全ディジタルPLL回路 - システムの観点から

カテゴリ: 研究会(論文単位)

論文No: ECT11089

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2011/10/21

タイトル(英語): ADPLL System Design for TV Tuner Application

著者名: 湯本 哲也(群馬大学),村上 健(群馬大学),西村 繁幸(群馬大学),田邊 朋之(群馬大学),壇 徹(三洋半導体),高橋 伸夫(三洋半導体),内藤 智洋(三洋半導体),北村 真一(三洋半導体),坂田 浩司(三洋半導体),小林 春夫(群馬大学),高井 伸和(群馬大学),新津 葵一(群馬大学)

著者名(英語): Yumoto Tetsuya(Gunma University),Murakami Ken(Gunma University),Nishimura Shigeyuki(Gunma University),Tanabe Tomoyuki(Gunma University),Dan Toru(SANYO Semiconductor Co.,Ltd.),Takahashi Nobuo(SANYO Semiconductor Co.,Ltd.),Naitou Tomohiro(SANYO Semiconductor Co.,Ltd.),Kitamura Shin-ichi(SANYO Semiconductor Co.,Ltd.),Sakata Kouji(SANYO Semiconductor Co.,Ltd.),Kobayashi Haruo(Gunma University),Takai Nobukazu(Gunma University),Niitsu Kiichi(Gunma University)

キーワード: 完全ディジタルＰＬＬ回路|ＴＶチューナ|タイムディジタイザ|高速整定|ADPLL|TV Tuner|Time-to-Digital Converter|Fast Settling

要約(日本語): TVチューナー用完全デジタルPLLのチップセットを設計・評価したので報告する。とくに、周波数整定時間を短縮するアルゴリズムを開発し、その効果を実測で確認した。

要約(英語): This paper describes design and measurement of ADPLL chip sets for TV tuner applications. Especially we propose a fast convergence algorithm for frequency setting and confirmed its effectiveness with chip measurements.

原稿種別: 日本語

PDFファイルサイズ: 1,385 Kバイト